Laporan Akhir 2

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

 Laporan Akhir 1 Modul 2

1. Jurnal [kembali]

 2. Alat dan Bahan [kembali]

• IC 7474



IC 7474 merupakan sebuah IC yang berisi dua buah D flip-flop yang berfungsi untuk menyimpan satu bit data sesuai dengan sinyal clock. Flip-flop ini memiliki input preset dan clear yang dapat mengatur langsung kondisi output tanpa menunggu clock, sehingga sering digunakan dalam rangkaian penyimpan data, register, maupun pembagi frekuensi.


• SW-SPDT



Komponen SW-SPDT (Single Pole Double Throw switch) berfungsi sebagai saklar yang memungkinkan satu input dihubungkan ke salah satu dari dua output, sehingga dapat digunakan untuk memilih jalur logika atau menentukan kondisi logika 0 dan 1 pada rangkaian digital.


LOGIC PROBE



Logic probe digunakan sebagai alat penguji sederhana untuk mengetahui status logika pada titik tertentu dalam rangkaian, apakah bernilai logika rendah (LOW), logika tinggi (HIGH), atau dalam kondisi pulsa (berubah-ubah).


POWER SUPPLY



power supply sebagai sumber tegangan, biasanya sebesar +5 V DC pada IC TTL seperti 7474 dan 74LS112. Selain itu


• Ground

ground (GND) juga sangat penting sebagai titik referensi tegangan 0 V, yang menjadi jalur kembalinya arus dan penentu kondisi logika dalam rangkaian digital. Tanpa power supply dan ground, IC maupun komponen digital lainnya tidak akan dapat berfungsi dengan baik.

 3. Rangkaian Simulasi [kembali]

Rangkaian Percobaan 2

 4. Prinsip Kerja Rangkaian [kembali]

Analisa input dan output masing-masing kondisi sesuai jurnal!

Jawab:

• Pada jurnal kondisi no 2, saat T = don’t care dan B1 = 1, B0 = 0, maka outputnya bernilai Q = 0, Q̅ = 1. Hal ini karena saat B0 (reset) cukup pada logika 0, karena flip-flopnya aktif low, menyebabkan B0 memaksa Q untuk mengeluarkan output 0, sehingga flip-flop dalam kondisi reset.

  No. 2. T = X, B1 = 0, B0 = 1, menyebabkan output Q dipaksa mengeluarkan output 1, Q̅ = 0, sehingga kondisinya menjadi set.

  No. 3. T = X, B1 = 0, B0 = 0, kedua R & S aktif sehingga mengeluarkan output tak lazim yaitu Q = 1, Q̅ = 1, sehingga dapat disebut kondisi terlarang.

  No. 4. T = 1, B1 = 1, B0 = 1. Pada kondisi ini B1 & B0 pada keadaan tidak aktif sehingga outputnya tergantung pada sinyal clock. Ketika clock memberi input 0, maka output yang dihasilkan adalah kebalikan dari output sebelumnya, yang artinya dalam kondisi toggle active low.

 5. Video Rangkaian [kembali]

Video Percobaan 2

 6. Analisa [kembali]

Percobaan 2

Analisa input dan output masing-masing kondisi sesuai jurnal!

Jawab:

Pada jurnal kondisi no 2, saat T = don’t care dan B1 = 1, B0 = 0, maka outputnya bernilai Q = 0, Q̅ = 1. Hal ini karena saat B0 (reset) cukup pada logika 0, karena flip-flopnya aktif low, menyebabkan B0 memaksa Q untuk mengeluarkan output 0, sehingga flip-flop dalam kondisi reset.

• No. 2. T = X, B1 = 0, B0 = 1, menyebabkan output Q dipaksa mengeluarkan output 1, Q̅ = 0, sehingga kondisinya menjadi set.

• No. 3. T = X, B1 = 0, B0 = 0, kedua R & S aktif sehingga mengeluarkan output tak lazim yaitu Q = 1, Q̅ = 1, sehingga dapat disebut kondisi terlarang.

• No. 4. T = 1, B1 = 1, B0 = 1. Pada kondisi ini B1 & B0 pada keadaan tidak aktif sehingga outputnya tergantung pada sinyal clock. Ketika clock memberi input 0, maka output yang dihasilkan adalah kebalikan dari output sebelumnya, yang artinya dalam kondisi toggle active low.

 7. Link Download [kembali]

• Laporan Akhir [Download]
• Video Simulasi 2 [Download]